• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    本实用新型提供了一种集成ESD的SiC功率MOSFET器件，由于用于ESD的PN结二极管是集成在MOSFET器件本身需要的栅极压焊区下方，不需要额外的芯片面积，不会影响芯片的集成度。且栅极压焊区的面积较大，使得PN结二极管的面积也可以较大，PN结二极管环绕在栅极压焊区的下方，可以利用栅极压焊区的面积，增大PN结二极管的面积提高ESD泄放能力；由于通过调节PN结边缘的形貌和掺杂浓度就可以调节PN结二极管的击穿电压，因此通过在第一掺杂离子重注入区和第二掺杂离子注入区的边缘设置多个尖峰角，就可以调节PN结二极管的击穿电压；且所述PN结二极管的形成是和形成MOSFET器件的工艺步骤同步进行，不额外增加光刻掩膜步骤，不会增加芯片制作成本。
    公开号:CN214336721U
    申请号:CN202120609695.9U
    申请日:2021-03-25
    公开日:2021-10-01
    发明作者:陈欣璐；黄兴；张梓豪；隋金池；龚牧峰
    申请人:Pn Junction Semiconductor Hangzhou Co ltd；
    IPC主号:H01L29-78
    专利说明:
    [n0001] 本实用新型涉及SiC功率器件领域，特别涉及一种集成ESD的SiC功率MOSFET器件。
    [n0002] 半导体领域，静电释放(ESD)会对芯片中的器件，特别是对于MOSFET器件这种极薄栅介质的器件，产生破坏作用，在栅极产生一个高电场，使得栅介质在高电场下发生绝缘击穿，从而使器件失效。静电保护是指当带有静电的物体或人体接触芯片时能够迅速消除静电产生的电压或电流，达到保护芯片器件的目的。在各种可靠性测试标准中都有静电(ESD)的标准，因此静电保护也是器件设计中一项重要指标。
    [n0003] 在现有的硅基的MOSFET和IGBT器件中，利用二极管作为集成ESD是很常见的设计，请参考图1，MOSFET器件M1的栅极和源极之间连接有一个二极管D1，当静电释放在MOSFET器件M1的栅极产生一个高电场，在栅介质被高电场下作用下发生绝缘击穿之前，优先击穿了二极管D1的PN结，使得MOSFET器件M1的栅极免于被击穿，从而达到保护芯片器件的目的。
    [n0004] 但现有的硅基的MOSFET和IGBT器件中，由于硅基的PN结二极管的击穿电压很低，所以硅基的ESD二极管通常设置在栅极的多晶硅中，采用N型和P型掺杂多晶硅得到二极管。但这种方法不仅需要额外的光刻版，增加了产品的成本，且由于是在栅极的多晶硅中集成二极管，也会影响MOSFET和IGBT的栅氧特性。
    [n0005] 本实用新型为了克服现有技术的不足，提供一种集成ESD的SiC功率MOSFET器件，可以在不增加光刻掩膜的情况下，在碳化硅MOSFET器件的栅极和源极两端集成一个PN结二极管，利用SiC PN结二极管较高的击穿电压(通常在40V以上)实现对栅极的静电保护，并且PN结二极管与MOSFET器件的体区和源区一起注入，可以通过调节PN结边缘的形貌和掺杂浓度调节PN结二极管的击穿电压。
    [n0006] 为实现上述目的，本实用新型实施例提供了一种集成ESD的SiC功率MOSFET器件，包括碳化硅半导体基底，所述碳化硅半导体基底包括MOSFET元胞区和栅极压焊区，所述碳化硅半导体基底包括碳化硅衬底和位于所述碳化硅衬底表面的碳化硅外延层；位于所述碳化硅半导体基底另一表面的漏极电极；
    [n0007] 位于所述MOSFET元胞区的碳化硅外延层表面的栅极结构和覆盖所述栅极结构的栅源极间介质；位于所述栅极结构两侧且位于所述MOSFET元胞区的碳化硅外延层内的第一掺杂离子注入基区；位于所述第一掺杂离子注入基区内的第一掺杂离子重注入体区和第二掺杂离子注入源区，位于所述第一掺杂离子重注入体区和第二掺杂离子注入源区表面的源极电极；位于所述栅极压焊区的碳化硅外延层内的第一掺杂离子注入区和位于所述第一掺杂离子注入区内的第二掺杂离子注入区，所述栅极压焊区的第一掺杂离子注入区和第二掺杂离子注入区构成PN结二极管，所述栅极压焊区的第一掺杂离子注入区与所述MOSFET元胞区的第一掺杂离子重注入体区或第一掺杂离子注入基区同时形成且相连，所述栅极压焊区的第二掺杂离子注入区与所述MOSFET元胞区的第二掺杂离子注入源区同时形成，所述第一掺杂离子注入区和第二掺杂离子注入区的边缘具有多个尖峰角；位于所述栅极压焊区的碳化硅外延层表面的压焊区栅极结构和位于所述压焊区栅极结构表面的栅极电极，所述压焊区栅极结构和栅极结构相连，所述压焊区栅极结构内具有开口暴露出所述第二掺杂离子注入区表面，且所述栅极电极同时覆盖暴露出的第二掺杂离子注入区表面和压焊区栅极结构表面。
    [n0008] 可选的，所述尖峰角的角度为大于0度且小于180度。
    [n0009] 可选的，所述第一掺杂离子注入区内的第二掺杂离子注入区的数量为一个或多个。
    [n0010] 可选的，所述第一掺杂离子注入区和第二掺杂离子注入区的边缘呈锯齿状。
    [n0011] 可选的，所述第二掺杂离子注入区呈正方形环状或长方形环状、正方形或长方形。
    [n0012] 可选的，所述PN结二极管为环形边缘PN结二极管。
    [n0013] 本实用新型实施例还提供了一种集成ESD的SiC功率MOSFET器件的制备方法，包括：
    [n0014] 提供碳化硅半导体基底，所述碳化硅半导体基底包括MOSFET元胞区和栅极压焊区，所述碳化硅半导体基底包括碳化硅衬底和位于所述碳化硅衬底表面的碳化硅外延层；
    [n0015] 在所述碳化硅半导体基底另一表面形成漏极电极；
    [n0016] 在MOSFET元胞区的碳化硅外延层内且在栅极结构两侧的位置形成第一掺杂离子注入基区；
    [n0017] 在所述第一掺杂离子注入基区内形成第一掺杂离子重注入体区，在栅极压焊区的碳化硅外延层内形成第一掺杂离子注入区，所述栅极压焊区的第一掺杂离子注入区与所述MOSFET元胞区的第一掺杂离子重注入体区或第一掺杂离子注入基区同时形成且相连；
    [n0018] 在栅极结构两侧的第一掺杂离子注入基区内形成第二掺杂离子注入源区，在压焊区栅极结构的开口位置对应的第一掺杂离子注入区内形成第二掺杂离子注入区，所述栅极压焊区的第二掺杂离子注入区与所述MOSFET元胞区的第二掺杂离子注入源区同时形成，所述第一掺杂离子注入区和第二掺杂离子注入区的边缘具有多个尖峰角，所述第一掺杂离子注入区和第二掺杂离子注入区构成PN结二极管；
    [n0019] 在MOSFET元胞区的碳化硅外延层表面形成栅极结构，在栅极压焊区的碳化硅外延层表面形成压焊区栅极结构，所述栅极结构和所述压焊区栅极结构同时形成且相连，所述压焊区栅极结构具有开口，暴露出底部的第一掺杂离子注入区位置的碳化硅外延层；
    [n0020] 形成覆盖所述栅极结构表面的栅源极间介质，在所述第一掺杂离子重注入体区和第二掺杂离子注入源区表面形成源极电极，在所述栅极压焊区的压焊区栅极结构表面形成栅极电极，且所述栅极电极同时覆盖在暴露出的第二掺杂离子注入区表面和压焊区栅极结构表面。
    [n0021] 可选的，所述PN结二极管为环形边缘PN结二极管。
    [n0022] 可选的，所述栅极结构和压焊区栅极结构同时形成，综上所述，本实用新型的有益效果在于：
    [n0023] 本实用新型实施例提供了一种集成ESD的SiC功率MOSFET器件及其制备方法，由于PN结二极管是集成在MOSFET器件本身需要的栅极压焊区下方，不需要额外的芯片面积，不会影响芯片的集成度。且栅极压焊区的面积较大，使得PN结二极管的面积也可以较大，PN结二极管环绕在栅极压焊区的下方，可以利用栅极压焊区的面积，增大PN结二极管的面积提高ESD泄放能力，通过调节PN结边缘的形貌和掺杂浓度就可以调节PN结二极管的击穿电压。且所述PN结二极管的形成是和形成MOSFET器件的工艺步骤同步进行，不额外增加光刻掩膜步骤，不会增加芯片制作成本。
    [n0024] 为让本实用新型的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。
    [n0025] 图1所示为本实用新型实施例的具有ESD的SiC功率MOSFET器件的电路结构图；
    [n0026] 图2所示为本实用新型实施例的集成ESD的SiC功率MOSFET器件的结构示意图；
    [n0027] 图3～图10所示为本实用新型不同实施例的栅极压焊区BB’的俯视结构示意图；
    [n0028] 图10～图13所示为本实用新型实施例的集成ESD的SiC功率MOSFET器件的制备方法的流程结构示意图。
    [n0029] 为了便于本领域技术人员的理解，下面将结合具体实施例对本实用新型作进一步详细描述。
    [n0030] 本实用新型实施例提供一种集成ESD的SiC功率MOSFET器件，如图2所示，包括碳化硅半导体基底，所述碳化硅半导体基底包括MOSFET元胞区AA’和栅极压焊区BB’，所述碳化硅半导体基底包括碳化硅衬底10和位于所述碳化硅衬底10表面的碳化硅外延层20；位于所述碳化硅半导体基底另一表面的漏极电极70；位于所述MOSFET元胞区AA’的碳化硅外延层20表面的栅极结构30，所述栅极结构30包括栅介质层31和多晶硅栅极32；
    [n0031] 位于所述栅极结构30两侧且位于所述MOSFET元胞区AA’的碳化硅外延层20内的第一掺杂离子注入基区50；位于所述第一掺杂离子注入基区50内的第一掺杂离子重注入体区51和第二掺杂离子注入源区52，位于所述第一掺杂离子重注入体区51和第二掺杂离子注入源区52表面的源极电极80；
    [n0032] 位于所述栅极压焊区BB’的碳化硅外延层20内的第一掺杂离子注入区61和位于所述第一掺杂离子注入区61内的第二掺杂离子注入区62，所述栅极压焊区BB’的第一掺杂离子注入区61和第二掺杂离子注入区62构成PN结二极管，所述栅极压焊区BB’的第一掺杂离子注入区61与所述MOSFET元胞区AA’的第一掺杂离子重注入体区51或MOSFET元胞区AA’的第一掺杂离子注入基区50同时形成且相连，所述栅极压焊区BB’的第二掺杂离子注入区62与所述MOSFET元胞区AA’的第二掺杂离子注入源区52同时形成，在本实施例中，所述栅极压焊区BB’的第一掺杂离子注入区61与MOSFET元胞区AA’的第一掺杂离子注入基区50同时形成且相连；
    [n0033] 位于所述栅极压焊区BB’的碳化硅外延层20表面的压焊区栅极结构40和位于所述压焊区栅极结构40表面的栅极电极90，所述压焊区栅极结构40包括栅介质层41和多晶硅栅极42；所述压焊区栅极结构40和栅极结构30相连，所述压焊区栅极结构40内具有开口45暴露出所述第二掺杂离子注入区62表面，且所述栅极电极90同时覆盖在暴露出的第二掺杂离子注入区62表面和压焊区栅极结构40表面。
    [n0034] 具体的，本实用新型实施例的SiC功率MOSFET器件是一种集成ESD的SiC功率MOSFET器件，MOSFET器件的栅极和源极之间并联一个PN结二极管。在本实施例中，所述PN结二极管为栅极压焊区BB’的第一掺杂离子注入区61和第二掺杂离子注入区62。所述第二掺杂离子注入区62作为二极管的负极，所述第一掺杂离子注入区61作为二极管的正极。且由于MOSFET器件的栅极和源极之间并联一个PN结二极管，因此位于所述栅极压焊区BB’的第一掺杂离子注入区61和位于MOSFET元胞区AA’的第一掺杂离子注入基区50相连实现电学连接。且由于压焊区栅极结构40本身是和栅极结构30相连，因此第二掺杂离子注入区62与栅极结构30的多晶硅栅极就能够实现电学连接。
    [n0035] 由于所述PN结二极管是集成在栅极压焊区，不需要额外的芯片面积，不会影响芯片的集成度。且栅极压焊区的面积较大，使得PN结二极管的面积也可以较大，PN结二极管环绕在栅极压焊区的下方，可以利用栅极压焊区的面积，增大PN结二极管的面积提高ESD泄放能力。
    [n0036] 且所述PN结二极管的形成是和形成MOSFET器件的工艺步骤同步进行，不额外增加光刻掩膜步骤，不会增加芯片制作成本。
    [n0037] 在本实施例中，所述第一掺杂离子为P型掺杂离子，所述第二掺杂离子为N型掺杂离子，即所述第一掺杂离子注入基区为P型注入基区,第一掺杂离子注入体区50为P注入体区，第一掺杂离子注入区61为P注入区；所述第二掺杂离子注入源区62为N型注入源区，第二掺杂离子注入区62为N型注入区。
    [n0038] 在其他实施例中，所述第一掺杂离子也可以为N型掺杂离子，所述第二掺杂离子为P型掺杂离子。
    [n0039] 请参考图3，为本实用新型第一实施例的栅极压焊区BB’的俯视结构示意图(为了理解方便，未显示栅极电极和压焊区栅极结构)，所述第一掺杂离子注入区61设置在第二掺杂离子注入区62的外围，所述第二掺杂离子注入区62的形状为正方形，压焊区栅极结构的开口设置在第二掺杂离子注入区62相应的位置(未图示)，所述第一掺杂离子注入区61和第二掺杂离子注入区62之间形成环形边缘二极管，所述第一掺杂离子注入区61和第二掺杂离子注入区62的边缘具有4个尖峰角，每个尖峰角为90度。由于碳化硅外延层内的PN结二极管的击穿电压较高，通过调节PN结边缘的形貌和掺杂浓度调节PN结二极管的击穿电压，而第一掺杂离子注入区61和第二掺杂离子注入区62的注入浓度由MOSFET元胞决定，因此通过尖峰角的设置，可以改变环形边缘二极管边缘的形状，引入尖峰角造成PN结提前击穿，击穿电压可以由尖峰角的角度和尖峰角的数量控制，尖峰角角度为0～180°，可以为60度、90度、120度等，使PN结二极管的击穿电压大于栅极正常导通电压但小于栅极击穿电压。因为本实施例中的PN结二极管发生击穿的位置主要是分布在器件俯视图状态下第一掺杂离子注入区61和第二掺杂离子注入区62相接触的环形边缘，特别是尖峰角位置，因此在本实施例中第一掺杂离子注入区61和第二掺杂离子注入区62之间形成二极管称为环形边缘二极管。
    [n0040] 在本实施例中，所述第一掺杂离子注入区61的深度大于第二掺杂离子注入区62的深度，在其他实施例中，所述第一掺杂离子注入区61的深度也可以小于或等于第二掺杂离子注入区62的深度。
    [n0041] 请参考图4，为本实用新型第二实施例的栅极压焊区BB’的俯视结构示意图，所述第一掺杂离子注入区61设置在第二掺杂离子注入区62的外围，且第二掺杂离子注入区62包围一部分第一掺杂离子注入区61，使得第二掺杂离子注入区62形成环形正方形的形状，压焊区栅极结构的开口设置在第二掺杂离子注入区62的环形正方形相应的位置(未图示)，形成两个环形边缘二极管，所述第一掺杂离子注入区61和第二掺杂离子注入区62的边缘具有8个尖峰角，每个尖峰角为90度。
    [n0042] 请参考图5，为本实用新型第三实施例的栅极压焊区BB’的俯视结构示意图，所述第一掺杂离子注入区61设置在第二掺杂离子注入区62的外围，且第二掺杂离子注入区62包围一部分第二掺杂离子注入区62，使得第二掺杂离子注入区62形成环形正方形的形状，且所述第二掺杂离子注入区62的外围边缘为锯齿状，每一个锯齿的角度为60度。由于每一个锯齿的角度更小，且容易造成PN结提前击穿，且增加了锯齿的数量，从而可以降低环形边缘二极管的击穿电压。
    [n0043] 请参考图6，为本实用新型第四实施例的栅极压焊区BB’的俯视结构示意图，所述第二掺杂离子注入区62为两个长方形区域，所述第一掺杂离子注入区61设置在第二掺杂离子注入区62的外围，形成多个环形边缘二极管，每个环形边缘二极管具有四个尖峰角，每个尖峰角为90度。
    [n0044] 请参考图7，为本实用新型第五实施例的栅极压焊区BB’的俯视结构示意图，所述第二掺杂离子注入区62为两个长方形区域，所述第一掺杂离子注入区61设置在第二掺杂离子注入区62的外围，形成多个环形边缘二极管，每一个长方形区域的边缘为锯齿状，每一个锯齿的角度为60度，由于每一个锯齿的角度更小，且容易造成PN结提前击穿，且增加了锯齿的数量，从而可以降低击穿电压。
    [n0045] 请参考图8，为本实用新型第六实施例的栅极压焊区BB’的俯视结构示意图，所述第二掺杂离子注入区62为多个小正方形区域，所述第一掺杂离子注入区61设置在第二掺杂离子注入区62的外围，形成多个环形边缘二极管，每个二极管具有四个尖峰角，每个尖峰角为90度。
    [n0046] 请参考图9，为本实用新型第七实施例的栅极压焊区BB’的俯视结构示意图，所述第二掺杂离子注入区62为多个小正方形区域，所述第一掺杂离子注入区61设置在第二掺杂离子注入区62的外围，形成多个二极管，每一个小正方形区域的边缘具有锯齿状，每一个锯齿的角度为60度。
    [n0047] 本实用新型实施例还提供了一种集成ESD的SiC功率MOSFET器件的制备方法，包括：
    [n0048] 请参考图10，提供碳化硅半导体基底，所述碳化硅半导体基底包括MOSFET元胞区AA’和栅极压焊区BB’，所述碳化硅半导体基底包括碳化硅衬底10和位于所述碳化硅衬底10表面的碳化硅外延层20，在所述碳化硅半导体基底另一表面形成漏极电极70。在其他实施例中，也可以先形成正面的器件，再在所述碳化硅半导体基底另一表面形成漏极电极。
    [n0049] 请参考图11，在MOSFET元胞区AA’的碳化硅外延层20内且在栅极结构两侧的位置形成第一掺杂离子注入基区50，在栅极压焊区BB’的碳化硅外延层10内形成第一掺杂离子注入区61。在本实施例中，所述第一掺杂离子注入基区50和第一掺杂离子注入区61同为P型注入区且同时形成。在其他实施例中，所述第一掺杂离子注入区与后续的第一掺杂离子重注入体区同时形成。
    [n0050] 请参考图12，在所述第一掺杂离子注入基区50内形成第一掺杂离子重注入体区51；在栅极结构两侧位置的第一掺杂离子注入基区50内形成第二掺杂离子注入源区52，在压焊区栅极结构的开口位置对应的第一掺杂离子注入区61内形成第二掺杂离子注入区62，使得所述第一掺杂离子注入区61包围所述第二掺杂离子注入区62，形成环形边缘二极管，所述栅极压焊区BB’的第二掺杂离子注入区62与所述MOSFET元胞区AA’的第二掺杂离子注入源区52同时形成，所述第一掺杂离子注入区61和第二掺杂离子注入区62的边缘具有多个尖峰角。
    [n0051] 所述第一掺杂离子注入区和第二掺杂离子注入区构成PN结二极管，由于PN结二极管的形成是和形成MOSFET器件的工艺步骤同步进行，不额外增加光刻掩膜步骤，不会增加芯片制作成本。
    [n0052] 在本实施例中，由于所述第一掺杂离子为P型离子，第二掺杂离子为N型离子，形成P型注入基区和P型注入区61后，利用第一掩膜层通过P型离子重注入形成P+注入体区51，利用第二掩膜层通过N型离子注入形成N型注入源区52和N型注入区62，然后在碳化硅外延层表面形成栅极结构和压焊区栅极结构。
    [n0053] 在其他实施例中，形成所述P型注入基区、P型注入区、P+注入体区后，先在碳化硅外延层表面形成栅极结构和压焊区栅极结构，所述压焊区栅极结构具有开口，利用所述压焊区栅极结构的开口和栅极结构进行自对准的离子注入，形成N型注入源区和N型注入区。
    [n0054] 在本实施例中，所述尖峰角为60度或90度等，通过掩膜层离子注入即可。
    [n0055] 请参考图13，在所述MOSFET元胞区AA’的碳化硅外延层10表面形成栅极结构30，在栅极压焊区BB’的碳化硅外延层10表面形成压焊区栅极结构40，所述栅极结构30和所述压焊区栅极结构40同时形成且相连，所述压焊区栅极结构40具有开口45，暴露出底部的第一掺杂离子注入区位置的碳化硅外延层10。在所述第一掺杂离子重注入体区51和第二掺杂离子注入源区52表面形成源极电极80，在所述栅极压焊区BB’的压焊区栅极结构40表面形成栅极电极90，且所述栅极电极90时覆盖在开口暴露出的第二掺杂离子注入区52表面和压焊区栅极结构40表面。
    [n0056] 最后说明，任何依靠本实用新型装置结构以及所述实施例的技术方案，进行的部分或者全部技术特征的修改或者等同替换，所得到的本质不脱离本实用新型的相应技术方案，都属于本实用新型装置结构以及所述实施方案的专利范围。
    权利要求:
    Claims (6)
    [0001] 1.一种集成ESD的SiC功率MOSFET器件，其特征在于，包括碳化硅半导体基底，所述碳化硅半导体基底包括MOSFET元胞区和栅极压焊区，所述碳化硅半导体基底包括碳化硅衬底和位于所述碳化硅衬底表面的碳化硅外延层；位于所述碳化硅半导体基底另一表面的漏极电极；
    位于所述MOSFET元胞区的碳化硅外延层表面的栅极结构和覆盖所述栅极结构的栅源极间介质；位于所述栅极结构两侧且位于所述MOSFET元胞区的碳化硅外延层内的第一掺杂离子注入基区；位于所述第一掺杂离子注入基区内的第一掺杂离子重注入体区和第二掺杂离子注入源区，位于所述第一掺杂离子重注入体区和第二掺杂离子注入源区表面的源极电极；位于所述栅极压焊区的碳化硅外延层内的第一掺杂离子注入区和位于所述第一掺杂离子注入区内的第二掺杂离子注入区，所述栅极压焊区的第一掺杂离子注入区和第二掺杂离子注入区构成PN结二极管，所述栅极压焊区的第一掺杂离子注入区与所述MOSFET元胞区的第一掺杂离子重注入体区或第一掺杂离子注入基区同时形成且相连，所述栅极压焊区的第二掺杂离子注入区与所述MOSFET元胞区的第二掺杂离子注入源区同时形成，所述第一掺杂离子注入区和第二掺杂离子注入区的边缘具有多个尖峰角；位于所述栅极压焊区的碳化硅外延层表面的压焊区栅极结构和位于所述压焊区栅极结构表面的栅极电极，所述压焊区栅极结构和栅极结构相连，所述压焊区栅极结构内具有开口暴露出所述第二掺杂离子注入区表面，且所述栅极电极同时覆盖暴露出的第二掺杂离子注入区表面和压焊区栅极结构表面。
    [0002] 2.如权利要求1所述的集成ESD的SiC功率MOSFET器件，其特征在于，所述尖峰角的角度为大于0度且小于180度。
    [0003] 3.如权利要求1所述的集成ESD的SiC功率MOSFET器件，其特征在于，所述第一掺杂离子注入区内的第二掺杂离子注入区的数量为一个或多个。
    [0004] 4.如权利要求1所述的集成ESD的SiC功率MOSFET器件，其特征在于，所述第一掺杂离子注入区和第二掺杂离子注入区的边缘呈锯齿状。
    [0005] 5.如权利要求1所述的集成ESD的SiC功率MOSFET器件，其特征在于，所述第二掺杂离子注入区呈正方形环状或长方形环状、正方形或长方形。
    [0006] 6.如权利要求1所述的集成ESD的SiC功率MOSFET器件，其特征在于，所述PN结二极管为环形边缘PN结二极管。
    类似技术:
    公开号 | 公开日 | 专利标题
    KR101745776B1|2017-06-28|전력용 반도체 소자
    JP3413250B2|2003-06-03|半導体装置及びその製造方法
    US6448160B1|2002-09-10|Method of fabricating power rectifier device to vary operating parameters and resulting device
    JP3202021B2|2001-08-27|パンチスルー電界効果トランジスタ
    US9484445B2|2016-11-01|Semiconductor device and semiconductor device manufacturing method
    JP2004047923A|2004-02-12|Ｍｉｓ半導体装置およびその製造方法
    CN102569297B|2015-07-15|制备准谐振变换器的单片igbt和二极管结构及方法
    US8994065B2|2015-03-31|High-voltage vertical power component
    EP1022785B1|2006-04-05|Electronic semiconductor power device with integrated diode
    CN108695379B|2021-07-30|高浪涌双向瞬态电压抑制器
    KR20140070232A|2014-06-10|정전류 다이오드 소자 및 그 제조방법, 정전류 다이오드 셀타입 어레이 소자
    US6919588B1|2005-07-19|High-voltage silicon controlled rectifier structure with improved punch through resistance
    JP3869580B2|2007-01-17|半導体装置
    CN214336721U|2021-10-01|集成ESD的SiC功率MOSFET器件
    CN112234095A|2021-01-15|含有增强元胞设计的功率mosfet器件
    EP3439045B1|2021-10-27|Fast recovery inverse diode
    CN112951922A|2021-06-11|集成ESD的SiC功率MOSFET器件及制备方法
    US20190115423A1|2019-04-18|Insulated gate power devices with reduced carrier injection in termination area
    CN107342330B|2021-07-23|一种高压快恢复二极管结构
    CN102468298A|2012-05-23|带有集成箝位电路的累积型场效应管
    KR20170003047A|2017-01-09|고전압 정전류 다이오드 소자 및 그 제조방법
    KR19980084002A|1998-12-05|필드 플레이트를 채용한 전력용 반도체소자 및 그 제조방법
    CN214848631U|2021-11-23|低压带栅单向可控硅静电防护器件
    US11094779B2|2021-08-17|Semiconductor device having an edge termination region comprising a first edge termination region of a second conductivity type adjacent to a second edge termination region of a first conductivity type
    KR20180122575A|2018-11-13|전력 반도체 소자의 제조 방법
    同族专利:
    公开号 | 公开日
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2021-10-01| GR01| Patent grant|
    2021-10-01| GR01| Patent grant|
    优先权:
    申请号 | 申请日 | 专利标题
    CN202120609695.9U|CN214336721U|2021-03-25|2021-03-25|集成ESD的SiC功率MOSFET器件|CN202120609695.9U| CN214336721U|2021-03-25|2021-03-25|集成ESD的SiC功率MOSFET器件|
    [返回顶部]